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?集成电路可测性(DFT)设计工程师

集成电路可测性(DFT)设计工程师培训


集成电路可测性设计工程师》课程是工业和信息化部教育与考试中心组织开展的“工业和信息化职业技术提升工程”培训项目 ,旨在培养集成电路可测性设计(DFT)中级应用型人才 ,提升一线企业事情人员的理论和入手能力。


培训介绍

面向工具

集成电路设计、制造、测试相关企业的专业人员能力提升、以及企业刚接收的应届研究生培训需求。

主办单位

北方工业大学培训中心 ,高精尖立异研究院

协办单位

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授课方法

线上直播授课


培训用度

原价3500元 ,10人以上团体或在校生八折优惠


培训时间

培训时间:终年招生 ,具体开班时间请来电咨询。

近期开班时间:2022年9月1日—9月5日


结业证书

由工业和信息化部教育与考试中心宣布《工业和信息化职业能力证书》,学员信息纳入“工业和信息化技术技术人才库” ,可在官网(www.miiteec.org.cn)盘问。


集成电路可测性设计工程师培训.jpg


课程内容和安排(共计24学时)

上课时间课程名称涵盖的知识点课时
第一天
19:30-21:00
集成电路测试技术概述测试技术在芯片中的作用 ,测试技术的分类 ,自动测试设备ATE ,测试技术面临的挑战和未来。2
第二天
19:00-22:10
数字集成电路测试要领集成电路测试意义及分类 ,数字逻辑电路与故障模型 ,组合逻辑电路测试 ,时序逻辑电路测试 ,可测性设计要领。4
第三天
14:00-17:10
逻辑电路可测性设计要领集成电路设计流程 ,逻辑电路的分类 ,Scan扫描电路技术 ,ATPG自动测试向量爆发技术。4
第三天
19:00-22:10
逻辑电路可测性设计要领ATPG自动测试向量爆发压缩技术 ,LBIST逻辑自测试技术 ,ATPG自动测试向量爆发IP Core ,ATPG自动测试向量爆发和大规模集成电路先进逻辑测试要领。4
第四天
14:00-17:10
Memory存储器可测性设计要领Memory故障模型 ,Memory测试算法 ,Memory测试流程 ,Memory 自我修复 ,Memory内建自测试技术MBIST。4
第四天
19:00-21:15
Boundary Scan 界限扫描电路技术与要领IEEE1149.1界限扫描基础 ,IEEE 1149.1界限扫描应用 , IEEE 1149.6界限扫描应用 ,IEEE 1687及应用。3
第五天
19:00-19:45
Analog and Mixed Signal Test 模拟及混淆信号电路测试模拟电路故障模拟 ,模拟电路故障模拟流程 ,DDR PHY测试实例。1
第五天
19:55-21:25
Diagnosis & Yield improvement ATE测试失效剖析和良率改善芯片测试结果log剖析 ,Diagnosis 失效诊断剖析 ,Yield improvement 良率改善与剖析。2
四天后 19:00-21:00考试


授课团队介绍

授课讲师主要由来自北方工业大学及业界经验富厚的资深测试应用技术专家组成 ,均具有10年以上的集成电路测试教育培训及庞大芯片可测性设计应用经历。对庞大芯片SOC如人工智能 ,汽车电子和GPU等可测性设计 ,积累了实际的技术经验。在逻辑电路可测性设计、存储器可测性设计、界限扫描技术、内建自测试技术设计方面 ,全面掌握目今芯片测试设计的需求和工程测试设计计划的制定。对主流可测性设计软件的项目开发与应用方面具有丰富的理论和实践积淀。


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